A 265-µW Fractional-N Digital PLL with Seamless Automatic Switching Subsampling/Sampling Feedback Path and Duty-Cycled Frequency-Locked Loop in 65nm CMOS

論文・著書情報

タイトル

和文:
英文:	A 265-µW Fractional-N Digital PLL with Seamless Automatic Switching Subsampling/Sampling Feedback Path and Duty-Cycled Frequency-Locked Loop in 65nm CMOS

著者

和文:	Liu Hanli, SUN Zheng, HUANG Hongye, Deng Wei, SIRIBURANON T, Pang Jian, Wang Yun, ｳｰﾙｲ, 染谷晃基, 白根篤史, 岡田健一.
英文:	Hanli Liu, Zheng Sun, Hongye Huang, Wei Deng, Teerachot Siriburanon, Jian Pang, Yun Wang, Rui Wu, Teruki Someya, Atsushi Shirane, Kenichi Okada.

言語

English

掲載誌/書名

和文:
英文:

巻, 号, ページ

pp. 256-257

出版年月

2019年2月

出版者

和文:
英文:

会議名称

和文:
英文:	IEEE International Solid-State Circuits Conference (ISSCC)

開催地

和文:
英文:	San Francisco, CA