再構成可能なハードウェアを用いた演算と通信を融合する手法の提案と性能評価

藤田 典久; 小林 諒平; 山口 佳樹; 朴 泰祐

論文・著書情報

タイトル

和文:	再構成可能なハードウェアを用いた演算と通信を融合する手法の提案と性能評価
英文:

著者

和文:	藤田典久, 小林諒平, 山口佳樹, 朴泰祐.
英文:	Ryohei Kobayashi, Ryohei Kobayashi, 山口佳樹, 朴泰祐.

言語

Japanese

掲載誌/書名

和文:	研究報告ハイパフォーマンスコンピューティング（HPC）
英文:

巻, 号, ページ

Vol. 2019-HPC-171 No. 6 pp. 1-9

出版年月

2019年9月13日

出版者

和文:
英文:

会議名称

和文:	第171回ハイパフォーマンスコンピューティング研究発表会
英文:

開催地

和文:
英文:

アブストラクト

近年，高性能計算の分野で再構成可能なハードウェアである Field Programmable Gate Array (FPGA) が次世代の演算加速装置として注目されている．FPGAを高性能計算で用いる際の障壁は開発の困難さであったが，高位合成手法の発展に伴いこの問題は解決しつつある．最新の FPGA は最大で 100Gbps×4の通信性能を有しており，我々はその強力な通信性能に注目している．FPGA の絶対性能は他のアクセラレータよりも低いが，FPGA が持つ演算能力と通信能力を組み合わせることでより広い範囲の問題に FPGA が適用できると考えている．本研究の目的は，高位合成で記述された FPGA アプリケーションから通信機構を操作し並列処理システムを実現することである．通信のスループットやレイテンシだけでなく，通信と演算を一体化したパイプラインが FPGA 内に構築される点も評価を行い，高位合成で記述した FPGA アプリケーションで並列計算が可能なことを示す．我々は FPGA 間で直接通信を行う環境として CoE というシステムを開発しており，バンド幅は最大で 90.7Gbps を達成し，最小レイテンシは 429.2ns であった．また，パイプライン評価においても，良好な結果が得られ，通信と演算を一体化したパイプラインを構築できていることを確認した．

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